锁相环频率综合器

1.无线接收机

图 1.1 为无线收发机的系统框图，包括接收机及发射机两部分。无线接收机主要是将天线接收到的信号进行处理并最终传送到数字基带处理器;相反，发射机是将数字基带处理器处理后的信号由发射机部分经过天线发射出去。



图1.1 无线收发机系统框图

<hr/>2.频率综合器

无线收发机是无线通信中的重要组成部分，而频率综合器作为一个本地振荡器用来驱动收发机的混频器。
目前，频率综合器主要有3 种:直接模拟频率综合器、直接数字频率综合器和锁相环频率综合器。
锁相环频率综合器相比于其它两种频率综合器，具有低功耗、结构简单和易集成等优点，被广泛应用于无线收发机之中。

<hr/>3.频率综合器的指标

1）频率调谐范围 频率综合器的所能提供最大的频率范围称为频率调谐范围。锁相环频率综合器的频率调谐范围主要是受VCO的输出频率范围限制。为了扩大VCO的输出范围，频率综合器可以采用开关电容阵列和多VCO 架构。这就要求频率综合器能够输出非常宽的频率围。
2）频率分辨率 频率分辨率（频率最小间隔）由信道频率宽度来确定。对于不同类型的频综，其定义是不同的：输入参考信号频率及小数分频器的位数决定了小数频综的频率分辨率；对于整数Ｎ频综而言，输入参考频率就是频率分辨率。
3）相位噪声 相位噪声用来衡量输出载波信号的频谱纯净度，是锁相环频率综合器中最重要的指标。频率综合器的相位噪声越差，提取有用信号的能力就越弱，甚至会造成收发机不能正常工作。
4）抖动 噪声导致本振信号相位随机变化，在注重信号相位的场合，用相位噪声来表征。但是，也有一些频率较低的场合、更多注重信号边沿的场合，通常用抖动来表征，因为这是时域的量，即为振荡信号在过零时刻随机抖动。相位噪声和时钟抖动针对相位扰动特性因不同场合而定义的，两个是等效的。它们之间存在严格数量关系，如式(3.1)
\sigma^{2}(\Delta t)=\frac{2}{\pi^{2}f_{0}^{2}}\int_{0}^{\infty}L(\Delta f)sin^{2}(\pi\Delta f\times\Delta t)d\Delta f                                      (3.1)
5)杂散 理想的频率综合器只会产生基波和它的高次谐波。而在实际电路中会产生其它非理想信号，这些非理想信号被称为杂散，杂散分量的功率比上载波的功率为其定义式，单位dBc。 对于一个锁定了的锁相环，参考杂散产生的原因如下所示：

• PFD 输出脉冲的失配及 CP 充放电电流的失配。
  
• 若 VCO 使用反偏 PN 结充当可变电容，二极管泄漏电流的存在会使得 LPF 的电容放电，从而导致 VCO 的调谐电压随之发生变化，若要保持锁定，环路需产生小的相位来对泄漏电流进行补偿，也就产生了参考杂散。因此需采用 MOS 电容来减少电流泄露，从而减少参考杂散。
  

高阶的滤波器和合理的环路带宽是抑制锁相环频率综合器杂散的关键。
6）锁定时间 通信系统在频率切换过程会要求频率综合器在规定时间完成频率切换，锁定时间是指频率综合器达到目标频率所需要的时间。频率综合器的锁定时间包含粗调校准时间（比如 AFC 锁定时间）和环路建立时间。

• 粗调校准时间是频率综合器需要先校准宽带的 VCO 多条调谐曲线并选择最佳的调谐曲线用的时间。
  
• 环路建立时间是锁相环闭环锁定的建立时间。
  

<hr/>
4.电荷泵锁相环

锁相环将零频处极点的个数作为依据，可分为 I 型及 II 型锁相环，如图（4.1）所示。



图 4.1 锁相环Ⅰ型(a)和Ⅱ型(b)

• Ⅰ型结构如图4.1(a)因为具有锁定后相位误差非零，且频率会由于工艺、温度及电压的变化而发生微小变化的缺点，因此对于频率准确度要求很高的系统并不适用。
  
• II 型锁相环如图 4.1(b)所示，它由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器及分频器组成，由于电荷泵的引入 II 型锁相环也被称为电荷泵锁相环，压控振荡器及鉴频鉴相器、电荷泵、环路滤波器系统提供了两个零频极点。因为鉴频鉴相器和电荷泵系统的增益为无穷大，所以其锁定后的相位误差可以保证为零,解决了相位噪声和稳定性问题，该结构既能检测频率又能检测相位，相比 I 型锁相环该结构的捕获范围更大，是目前最常用的锁相环结构，本文也采用此结构。
  

<hr/>5.鉴频鉴相器

鉴相器（Phase Detector）的作用是检测两个输入信号的相位差，其输出信号的平均电压特性曲线正比于两个输入信号的相位差。
图5.1展示了 PFD 的工作方式。

• 当输入信号A的频率不等于B时，此时鉴频的效果体现了出来：若 \omega_{A}>\omega_{B} ，则QA有脉冲输出，QB输出为 0；若 \omega_{A}<\omega_{B} ，则QB有脉冲输出，QA输出为 0。
  
• 当输入信号A的频率等于B时，但是两者相位有偏差，这时鉴相的效果便体现了出来：若A 超前于B，则QA输出脉冲，QB输出为0；若B超前于A，则QB输出脉冲，QA输出为0。
  

图5.1 PFD的工作方式

为了能完成上述功能 ， 一 个PFD电路至少需要存在三个状态QA=QB=0；QA=1，QB=0；QA=0，QB=1。同时，为了避免输出依赖于输入的占空比，电路需要设计为一个边沿触发式的序列机，图 5.2 展示了需要设计的PFD的状态框图。



图5.2 PFD状态转换图

如果 PFD 处于状态0，那么信号A的转换会将 PFD 置入状态Ⅰ，此时QA=1，QB=0，电路将一直保持此状态直到信号B发生转换，同时PFD回到状态0。PFD在状态0和状态Ⅱ之间的转换也是类似。
为了避免输出依赖输入的占空比，本文采用由边沿触发的JK触发器构成的PFD。但是这种结构的PFD在鉴相时会存在因相位差太小而导致的死区问题和因相位差太大而存在的盲区问题。

• 死区：图5.3展示了Fref的相位超前于Fdiv时的工作波形，Fref的上升沿到来，需要经过一 定的时间，UP 信号才由0翻转到1。这个时间取决于D触发器门电路的延时TP。如果相位差很小，小于了D 触发器门电路的延时TP，那么在UP信号上升沿还未到来时，Fdiv 的上升沿就已经来了，造成UP信号出现错误波形。在这一段相位区间内，鉴相器无法完成正确的鉴相，称为鉴相死区。理想的鉴相范围应该是（-2Π,2Π）由于死区的存在，鉴相范围变成 了图5.4所示的那样。
  

图5.3 放大的PFD工作波形



图5.4 存在死区的鉴相特性曲线

消除死区的最好办法是在复位支路上引入偶数个反相器增加延时，以保证复位信号足够宽，通过这种方法既保证了Reset有足够的延时确保两个D触发器可靠地关闭，也保证了UP和DN信号有足够的时间完成上升沿触发。

• 盲区：当PFD两输入端的相位差太大，也会造成鉴相失败的问题。若相位差接近  2\pi ，Fdiv 上升沿到来后，DW反转为1，复位信号RESET有效，由于延时单元的存在，RESET信号会持续作用一段时间，如果在复位信号有效的时间内，Fref 的下一个上升沿到来了，那么这个上升沿作用无效，输出仍然是0。这一段鉴相范围称为鉴相盲区。
  

图 5.5（a）理想鉴频鉴相曲线 （b）存在盲区的鉴频鉴相曲线 （c）盲区 盲区是无法消除的，正如鉴相范围不能达到-360°到 360°一样。实际的鉴相范围是 （-2Π+Δ，2Π-Δ），Δ=2π ∗ Tret/Tref，其中，Tret 为复位时间，Tref 是参考时钟。

• 电路设计
  

鉴频鉴相器由两个D触发器（边沿触发、异步复位）、一个与门、一个延时单元和输出缓冲电路构成。初始状态下，鉴频鉴相器的两路输出信号（UP和DOWN）都为低电平，Fref 和 Fdiv 是 PFD 的两信号输出端，如果 Fref 超前于 Fidv，则 UP 输出为 1，否则 DW 输出为 1；当 UP=DW=1 时，与门输出为 1，此时复位信号Reset有效，经过延时电路Delay延迟后（为了消除鉴相死区），送到 D 触发器的复位端， 使 Up 和 Dw 置 0。PFD总体设计如图5.6所示。



图5.6 PFD鉴频鉴相器原理图

• 基于TSPC的D触发器
  

图5.7 基于TSPC结构的D触发器电路结构

TSPC电路构成的D触发器电路由四级反相器构成，上升沿触发，当CK为低电平时，输入反相器在节点X上采样反向d输入，第二级反相器处于保持状态，节点Y预充电至Vdd，第三级反相器处于保持状态，时钟上升沿来时，第二级反相器输出Y的电平值发生变化，时钟ck为高电平时，节点Y的值传送到输出q，该触发器的延时为4个反相器的传播延时，由于电路中元件数目很少，而且采用动态逻辑，因此功耗极低。

• 与门电路结构
  

图5.8 传统的与门结构

图5.8为与门的基础电路实现方式，但该结构存在一定的问题。从输入端 A 到输出端 O 有两条路可以走：A--M3--反相器，A--M1--反相器；输入端 B 到输出端 O 也有两条路可走： B--M4--M3--反相器，B--M2--反相器。可见信号 A 到达输出端和信号 B 达到输出端的所经历 的延时不同,这样会扰乱输出结果的脉冲。



图5.9 改进的与门结构

为了解决输入信号不能同时到达输出端的问题，我们可以在M3、M4串联支路的旁边再并联一支完全一样的串联支路，如图5.9所示。这样输入端A的信号到达输出端OUT所经历的延时和输入端B到达输出端OUT的延时是一样的。

• 延时电路结构
  

PFD的鉴相范围设置为（-1.9π，1.9π），工作频率为50MHz，所以延时电路的延迟时间设置为1ns。分析晶体管延时，我们考虑一个简单的RC模型。晶体管导通时，其导通电阻为 \frac{1}{u_{n}\ast C_{ox}\ast \frac{W}{L}} ，电容大小为 C_{ox}\ast W\ast L ，延时因子 \tau=\frac{1}{u_{n}\ast C_{ox}\ast \frac{W}{L}(V_{GS}-V_{TH})}\ast C_{ox}\ast W\ast L 。因此改变L的大小可以有效改变延时。延时1ns的延时电路如图5.10所示。



图5.10 延时1ns的延时电路

• 输出缓冲电路
  

因为，PFD的输出信号要去控制电荷泵开关的开与断，所以需要UP和UPN（反相信号），DN和DNN（反相信号），输出缓冲电路的作用一方面输出UP和DN信号，另一方面产生它们的反相信号UPN和DNN。输出缓冲信号如图5.11所示。



图5.11 输出缓冲电路

两个反相器采用交叉耦合结构，是为了让输入信号从I到Q和-Q经历同样的延迟时间。
<hr/>6.电荷泵

电荷泵（Charge Pump）能够在一定的时间内接收或者释放电流。主要作用是将PFD采集到的两个输入信号的相位差转换为充电电流和放电电流，并通过后级的电容或环路滤波器转变为 VCO的控制电压信号VC。

• 传统型电荷泵
  

当PFD两输入信号一致时，CP既不充电，也不放电， VC不再发生改变环路锁定。图6.1展示了电荷泵最基本的电路结构。这里的 UP 和 DN 由 PFD 的输出信号控制。当 UP=1,DN=0 时，电流源 I1 对电容 C1 充电，Vout 电压升高；当 UP=0,DN=1 时，电容 C1 通过电流源 I2 放电，Vout 电压下降。



图6.1 传统电荷泵的原理图

但是该电荷泵不是工作在理想状态下，我们知道MOS并不是理想开关，速度转缓慢，以及载流子注入可能引起的错误；当UP和DOWN都是低电平时，Vout是处于悬浮的；此时P点电压被上拉到VDD，Q点电压则被下拉到VSS，而Vout的电压值却保持不变。不过这种跳跃现象会使Vout电压不连续，还会给锁相环路引入噪声，引起VCO的频率振荡。



图6.2 传统电荷泵的电路图

由图6.2示，当MP3断开时，P点的寄生电容会被强制充电到VDD，这时，若UP信号使得MP3打开，则P点电压下降，而此时MP2不能马上进入饱和工作状态，要经过线性区一段时间。因此，P点存储的电荷和流经MP2的电流会给负载电容一个过冲注入电流，就会产生跳跃的现象。
为了解决这个问题，把UP和DOWN两种信号采用差分对管差分输入，然后再加一个运算放大器，如图6.3所示；还有就是用电流控制技术，提高MOS管的开关速度和减少载流子注入引起的错误，如图6.4所示。



图6.3 传统改进型电荷泵电路图

图6.3电路的结构是采用了差分对管作为开关管，另加了一个运算放大器，电路的跳跃现象得到了改善，运算放大器的大输出电流，会对原先的电荷泵产生很大影响。但是为了使运放的输出电流与Iup和Idn相匹配，输出和共模输入电压达到VSS到VDD，这时运放做的很大，增大了版图设计的面积，同时也使电荷泵电路复杂化。



图6.4 新型电流控制技术电荷泵电路图

如图6.4所示，新型电流控制技术的电荷泵由大摆幅镜像电流电路和对称的电荷泵电（pump-up和pump-down完全对称的两部分）组成。Pump-up电路由电流开关（M1和M2）、镜像电流负载（M3和M4）以及上拉镜像电流负载（M5和M6）组成。当UP+比UP-高时，电流Ip由M2控制，M3和M4镜像M1和M2的电流差值，产生了充电放电电路；当UP-比UP+高时，电流Ip由M1控制，上拉电路用于加快点Q的充电速度。如果不用上拉电路，当M1控制电流Ip时，M3仍然会有短暂的电流通过，从而引起VCO相位噪声。M13是为了保证高摆幅镜像电流电路各个管子的漏极电流相等，使pump-down路的电流精确镜像到输出端Vc。
该电路另一个突出的好处就是很好的运用了一个简易的正反馈放大器，使开关速度加快。当M1控制电流Ip时，它重新利用电流Ip对节点Q充电，由于载流子注入速度快，M4很快截止了。这种电路结构有效的提高了MOS开关速度和减少了载流子注入引起的错误，电路结构简单，输出电压摆幅大和变化稳定，消除了传统电荷泵电路的电压跳变现象，而且没有增加电路功耗。
综上分析，本文提出一种新型的满足整体性能要求的差分型结构的电荷泵。该电路结构比较简单；不仅消除了跳跃现象，并可在低压下、高频下工作；而且应用对称结构消除偏差；减少了电源、地以及衬底等噪声的影响；PMOS与NMOS不匹配的性质无需特别要求，只要自身匹配就可以满足，解决了充放电电流不匹配的问题。



图6.5 差分型电荷泵电路图

差分结构的电荷泵与单端结构的电荷泵相比，具有一下四点：
第一，由于N管和P管的不匹配造成的开关不匹配，将不再对电荷泵的整体性能有很大的影响。这是因为差分型结构使得这种不匹配称为共模偏差，将后面的环路滤波器和压控振荡器给抑制了；
第二，差分结构相对于单端结构，有着双倍的输出电压范围。尤其是在低电压的设计中，由于电荷泵窄的输出电压范围往往导致的压控振荡器设计的困难，除非增大压控振荡器的增益。查分结构的电荷泵有效地解决了这个问题；
第三，漏电流对差分结构的电荷泵影响很小，因为漏电流的影响在差分结构中作为一种共模反馈了；
第四，电源电压噪声、地噪声、衬底噪声对差分结构的电荷泵的影响很小。
7.环路滤波器

鉴相器的输出信号包含直流成分和各高阶谐波成分。其中直流成分表明了相位差的大小，高频信号则是不需要的信号。这样通过环路滤波器，可以滤除信号中不需要的高频成分，同时保留直流控制信号。环路滤波器引入的零极点会改变锁相环的环路带宽和相位裕度，从而对锁相环的性能产生影响。
电荷泵锁相环中的 VCO 提供了一个零频极点，其余的零点极点由 LPF 决定， 因此电荷泵锁相环的的阶数比 LPF 的阶数多1阶。图 7.1(a)(b)分别为二阶滤波器及三阶滤波器。



图7.1二阶滤波器(a)和三阶滤波器(b)

• 图 7.1(a)为二阶滤波器，积分电容 C2的功能为把 CP 的输出脉冲电流转变为 VCO 控制端的直流电平信号，并提供一个零频极点。若 LPF 中仅有一个电容C2，环路就会存在两个零频极点，其对应的开环传输函数幅度及相位变化如图 7.2(a) 所示，此时相位裕度等于0，环路不稳定。
  
• 为了提高稳定性，可将一个电阻R1及一个电容C2串联，使 LPF 传输函数引入一个零点，如图7.2(b)所示，此时相位裕度近似于90°，环路稳定。
  
• 但电阻R1的引入会在 VCO 的调谐电压上引进电压波动，致使输出频谱上产生参考杂散。为降低输出频谱上的参考杂散，引入一个并联电容 形成二阶LPF，此时会引进一个极点ωp3，从而降低了相位裕度，如图 7.2(c)所示。一般取 C1远小于 C2 使得ωp3 对相位裕度的影响降低。
  
• 图 7.1(b)为三阶滤波器，三阶滤波器在二阶滤波器的基础上添加了电阻R2和电容C3，从而能够更好地滤除高频噪声及杂散，但R2和C3引入的非零极点会恶化相位裕度，如图 7.2(d)所示。一般取ωp3 远小于ωp4，使得ωp4对相位裕度的影响降低。
  

图7.2 不同结构 LPF 环路增益特性: (a)单个电容的 LPF (b)单个电阻与单个电容串联的 LPF (c)二阶 LPF (d)三阶 LPF

• 环路滤波器的电路设计
  

由于二类电荷泵锁相环具有无穷大的直流增益，能克服一类锁相环具有非零输入相位差值的缺陷，所以实际中广泛采用二类锁相环，下面以用本电荷泵锁相环电路的三阶环路滤波器例，介绍环路滤波器的设计，环路滤波器如下图7.3所示。



图7.3 三阶环路滤波器

<hr/>8.压控振荡器

压控振荡器是一种将电平变换为相应频率的脉冲变换电路，或者说是输出脉冲频率与输入信号电平成比例的电路。
振荡器从电路结构上可以划分为两大类：环形振荡器和电感电容压控振荡器。从本质上讲环路振荡器的自振频率是建立在电阻电容充放电时间常数的基础上，而电阻电容本身是纯损耗元件，也就是说其Q值小于1；而LC振荡器的自振荡频率是基于电感电容谐振器的谐振频率，其Q值远大于1。这就决定了，LC谐振器的相位噪声性能从本质上优于环形振荡器。

• 交叉耦合管
  

实际的电容电感在设计时都会存在一定的阻抗，当LC并联谐振网络谐振时，整个谐振网络呈现出纯电阻的特性。由于这个并联等效电阻Rp的存在，使得LC的振荡幅度逐步衰减，输出幅度呈现不稳定的态势。我们知道正电阻是会消耗能量的，而负电阻相反便会向电路中提供能量。如果我们给谐振腔两端并联一个-Rp，则输出便可稳幅振荡。
在现代无线接收发射集成电路中，最常用的是负阻振荡器。如图2.1所示，为LC谐振实现的负阻振荡器。



图2.1 LC压控振荡器

    LC压控振荡器的核心是LC谐振电路，如图2.2所示。图(a)中电阻R1是电感L1的寄生电阻。通过等效可以把电阻、电感串联转换为图(b)中的电阻、电感并联:



图2.2 LC谐振原理

R_{2}=（1+Q^{2}）R_{1}
L_{2}=L_{1}(1+1/Q^{2})
Q=\omega L_{1}/R_{1}
当并联LC电路谐振时，电感电容的导纳幅值相等，符号相反，形成高阻，即 \frac{1}{j\omega L_{2}}+j\omega C=0 ，得谐振频率 \omega_{1}=1/\sqrt{L_{2}C} 。LC谐振电路阻抗幅值和相位的关系如图2.3所示。在谐振频率点 \omega_{1} 处，阻抗最大，为 R_{2} 。相位移动为0度。在谐振频率处，阻抗为纯实数。



图2.3 LC谐振时的幅值相位

LC振荡器的起振还需要一个模块为振荡提供能量。通过小信号分析可知，如图2.4所示的交叉耦合对的输入阻抗为 -\frac{2}{g_{m}} 。为了保证振荡，要求 R_{2}-\frac{2}{g_{m}}\geq0 。为了保证起振，考虑到设计余量，一般取 g_{m} 为 R_{2} 的5到6倍。



图2.4 交叉耦合对电路

交叉耦合结构包括全nmos 交叉耦合，全pmos 交叉耦合。pmos 管由于面积尺寸比同电流情况下nmos的尺寸大，那两片pmos管就更容易做成两个完全对称的差分管，但是在相同电流的情况下，nmos的尺寸要小于pmos，这样的话可以减少管子的寄生电容效应，尤其是在高频电路中，管子的寄生效应会对振荡电路产生较大影响。况且，电流相同时，nmos能提供更大的跨导 g_{m} ，负阻更小，使得电路更容易起振。本设计采用两对交叉耦合电路， 这样会给电路提供更大的跨导，使得功耗减少。全nmos交叉耦合对结构如图2.5所示。



图2.5 全 nmos 交叉耦合结构

• 尾电流源
  

如果电路中没有尾电流源给电路提供稳定的偏置电流，那输出电压必然会受到电源电压波动的影响，从而输出幅度不稳定。另外，在没有尾电流的情况下，谐振腔在交流时会有一个到地的通路，导致能量被损耗掉，输出幅度会逐渐衰减。加上尾电流源，使得谐振腔与地隔绝，断开了能量损耗通路，同时也优化了相位噪声。尾电流源所提供的电流可通过改变管子的宽长比而轻松改变，降低了电路设计的难度。
g_{m}=\sqrt{2KI_{D}}
在本设计中，VCO采用了二次谐波滤波技术，尾电流源噪声滤除技术和电流源低通滤波技术。在图2.6中，在交叉耦合管的共模点和晶体管 M_{2} 的漏极插入电感Ｌ滤除电流源产生的二次谐波；将大电容C_{2}插入到晶体管 M_{2} 的漏极，用来滤除电流源的低频闪烁噪声； 为了滤除电流源的噪声，在栅极接入一个R 低通滤波器，滤除晶体管产生的噪声。



图2.6 尾电流源

• 输出缓冲电路
  

振荡器的输出容易受到外界电路的影响，所以必须加一个输出缓冲电路将振荡器与外界隔离起来。常用的输出缓冲电路有共源（图a），共漏 (图b)和反相器（图c）结构，其电路和性能对比如图2.7和表2-1所示。



图2.7 输出缓冲电路



表2-1 各缓冲结构的性能比较

在频率综合器中，VCO需要较大的输出摆幅来驱动后级的分频器电路，因此这里只能选驱动能力较强的共源级或反相器机构。相比共源级，反相器结构具有更大的输出摆幅及更低的功耗，反相器结构中pmos和nmos管可以同时导通， 所以反相器结构更适合作为输出级。我们采用自偏置的反相器输出级电路，原理图如图2.8所示。



图2.8 反相器结构的输出缓冲电路

• 开关电容阵列
  

用于通信的压控振荡器，我们往往要求它既要满足宽的频率范围也要满足低的相位噪声。可是增加频率范围势必会提高压控振荡器的频率增益  K_{VCO} ，导致VCO相位噪声的恶化（很小的VC电压扰动，都会使得输出频率发生较大的变化），于是我们采用一种叫做开关电容阵列的电路来扩展VCO的频率范围。



图2.9 单组开关电容阵列

• VCO整体框图
  

图2.10 VCO电路图

<hr/>9.分频器

在锁相环电路中，分频器的作用是对VCO的高频输出信号进行分频，使其能与低频的晶振输入信号进行比较，分频比的设计值直接影响环路的工作频率。此外，在噪声贡献方面，除了分频器模块自身有相位噪声的贡献外，还通过分频比N的取值，影响着其他模块的噪声传递函数。
分频器可以分为模拟分频器和数字分频器。常见的模拟分频器有注入锁定分频器（ILFD）以及再生式分频器（RFD）等等，这些模拟分频器工作频率很高，功耗比较低，但一般分频比的取值有限甚至固定，且占用较大的芯片面积；数字分频器一般是由触发器和逻辑门电路构成，与模拟分频器相比数字分频器的功耗较大、工作频率较低，但其较简单的逻辑结构、分频比取值范围的灵活性使得数字分频器能够分频的范围较广，并能有效的减少芯片面积。故数字分频在近年的系统设计的使用愈发广泛。除了由常用的维持阻塞式D触发器构成，还可以由TSPC(True Single-PhaseClocking) D触发器来实现数字分频器。使用TSPC实现，可以达到比较高的速度，也不会产生毛刺，也没有静态功耗。其电路结构如图9.1所示。



图9.1 TSPC触发器

• 分频器参数
  

(1)最高工作频率：表示高速可编程分频器在所有分频比都正常工作条件下的最高分频频率。这决定了锁相环输出频率的最高值。对高速可编程分频器造成影响的因素分别为电路结构及寄生延时。选用的电路结构直接决定其可达到的最高工作频率，当选定具体电路结构后，能通过对传输延时进行优化及减小器件寄生来提高工作频率。
(2)分频频率范围：表示高速可编程分频器在所有分频比都正常工作条件下的起止频率范围。依据分频频率范围的不同，可将其分为宽带和窄带分频器。
(3)分频比N：不同的电路结构可获得不同的分频比N，设计中一般使用不同结构的分频模块组合来得到所需的分频比N。
(4)功耗：不同的电路结构会得到不同的功耗，将不同结构的分频模块搭配能在一定程度上降低整体高速可编程分频器的功耗。
(5)输出相位噪声：表示输出信号的抖动性能，在电路中添加防抖动电路能够降低相位噪声。

• 注入锁定分频器（ILFD）
  

注入锁定分频器利用了受迫振荡的原理和注入锁定效应，让电路最终锁定在单一频率的分量处从而达到实现分频的操作。结构框图如图9.2。



图9.2 注入锁定分频的简要原理

该分频器的电路结构主要由两个部分组成，充当注入器的混频器模块以及充当频率选择器的滤波器模块。混频器将输入和输出信号进行混频产生各项谐波信号，再由后级的滤波器滤除不需要的谐波信号，根据分频比的要求选出输入信号N分频后的谐波分量输出。分频比N与振荡的自由振荡频率有关，故利用此特性也能进行注入锁定振荡器的设计。



图9.3 不同注入锁定结构比较

注入锁定分频器的工作频率较高且功耗低，但因为无源器件的加入使得面积一般较大，分频比的取值也相对固定，比较适用于高频信号的简单分频应用，而不适用于多模宽带的通信系统应用。

• 再生式分频器
  

再生式分频器的结构简单来说主要有以下三大部分，即处理输入频率信号的混频器模块、对混频信号进行滤波的滤波器模块以及运放部分。其简要结构图如图9.4所示。



图9.4 再生式分频器结构图

以简单的二分频为例，可以分析出再生式分频器的原理，混频器输出的信号包含1/2 f_{i}   和3/2 f_{i} 的两部分频率信号，滤波器滤去高频部分后就由放大输出1/2 f_{i} 的频率分量。而要实现其他类型的分频操作，只需在反馈回路和前馈通路上添加分频单元即可，考虑图9.5的再生式分频器结构：



图9.5 再生式分频器的分频比变化

根据二分频分频器的输入输出信号为：
f_{o}=(f_{i}-\frac{f_{o}}{M_{1}})/M_{2}   
f_{o}=[\frac{M_{1}}{M_{1}M_{2}}+1]f_{i}
当 M_{1} 取2， M_{2} 取2时，输出频率为输入频率的2.5倍分频。故通过合适选取 M_{1} 和 M_{2} 的取值，再生式分频器也可以实现小数分频的操作。
实际应用中，由于电路结构使用了较多无源器件，使得芯片的面积一般较大，性能随工艺和温度的影响较大，虽然再生式分频器能工作在较高的频率，但考虑到系统的稳定性一般会控制分频器输入频率范围为 \frac{f_{max}}{f_{min}}<3 ，局限的分频范围使得再生式分频器在应对宽频信号系统的应用需求时显得不是很适用。

• 双模分频器
  

N/N+1双模分频器的原理如图9.6所示。其中包括分频比可由控制信号Mode控制的预分频器和A, B两个可编程计数器。对于预分频器，当Mode为1，其分频比为N，当Mode为0，其分频比为N+1 。A, B两个可编程计数器的计数范围分别为0~A,  0~B，通常满足A \geq B，且B=N-1。分频器开始工作时，Mode为1，预分频器分频比为N+1 ，A, B计数器计数值分别设为a,b，且 a\geq b 。每经过N+1个VCO的周期，预分频器输出一个脉冲，使A和B计数器减1。经过(N + 1)b个振荡器周期后，B计数器完成计数。此时B计数器会输出一个信号将预分频器的分频比变为N，然后停止计数。再经过N(a-b)个振荡器周期，A计数器完成计数，输出一个脉冲作为输出信号，同时重置自身和B计数器，开始下一个计数周期。由上述过程可知，在一个计数周期内，总共经历aN+b个振荡器周期，即分频比为aN+b。



图9.6 双模分频器原理图

• 基于2/3单元的多模分频器
  

该分频器是由2/3的分频器单元级联而成的，首先考虑如图9.6所示的分频单元结构。



图9.6 基本2/3分频单元组成

图9.6中四个D触发器和若干与门电路的结构构成了一个基本的2/3分频单元，两路控制信号Modi及Pi控制着分频器的工作模式，当Modi=0时，Modo始终为0，Latch4和Latch3的Q端一直为0，QB3为1，使得Latch1和Latch2构成了一个n边沿触发的D触发器，电路工作在二分频模式，当Pi=0时情况类似；而当Mod=Pi=1时，四个Latch才环成两个触发器加一个与门的结构，实现三分频操作，此时2/3分频器的输出信号频率与Modo的频率相同。总的输出频率表达式可写为：
f_{Modo}=f_{o}=f_{i}/(2+P_{i}Modi)
将图9.6中的2/3单元级联，前级单元的输出接后级单元的输入，后级的单元又将产生Mode信号控制前级单元，得到的分频器结构如图9.7所示。



图9.7 级联2/3单元的多模分频器结构

多模分频器的一般结构如图9.7所示。通过设置每个2/3分频器以及末段P/P+1分频器不同的控制字C可以将整个分频器配置成不同的分频比，分频比步进为S。为了得到一般规律，我们假设S=1，则 T_{out}=(2^{n-1}P+2^{n-1}C_{n-1}+2^{n-2}C_{n-2}+...+2C_{1}+C_{0})T_{input} 。
采用多级2/3级联的结构，在这种结构分频器电路中第一级2/3分频器输入频率最高，因此电流消耗也是多级分频器中最大的，往后级分频器电流根据工作频率降低逐级递减。此结构的分频器的内部反馈信号只存在于相邻级之间，减小了延迟循环，并且可以很容易地将部分CML与或非逻辑集成在CML D Latch中，在一定程度上能够减小版图面积、降低电路功耗并提升2/3分频器的工作速度。

• Pulse-Swallow型可编程分频器
  

该分频器主要由三大部分组成，一个双模的预分频器、一个编程P计数器以及一个吞咽S计数器组成，如图9.8所示。



图9.8 Pulse-Swallow型可编程分频器结构图

其中的双模预分频器存在两种分频模式，由控制信号MC决定，当MC为高电平时，处在M+1分频模式；当MC为低电平时，处在M分频模式。预分频后的频率信号 f_{clk} 作为后级两个计数器的工作时钟。当上电完成后，MC为高电平，使得预分频器进行M+1分频，P与S计数器也同时开始计数操作，当S计数器记完S个 f_{clk} 脉冲后，S计数器停止计数并改变MC的状态为低电平，这期间预分频器工作在M分频模式，而P计数器正常计数完剩下的脉冲，直到P计数器记满P个脉冲后，产生一路置数信号LD来开始新一轮的循环。总的分频比即为：
D_{iv}-Num=S\times(M+1)+(P-S)\times M=M\times P+S
预分频器部分需要能够处理VCO输出的高频信号，对性能和功耗要求较高，但经过预分频被降下来后，使得P与S计数器的实现相对能更灵活。
脉冲吞吐型分频器有如下的缺点：除了双模预分频器电路外，它还需要两个计数器，作为双模预分频器电路的很大的负载，会增加电路功耗，增加版图面积。从抖动的角度来看，脉冲吞吐型多模分频器的抖动比2/3级联结构抖动大。

• CML（电流模）结构分频器
  

图9.9 CML D Latch的电路图

图9.9是CML结构D Latch的电路图。其工作原理是:当CLK为高电平时， V_{in}  被采集并放大到X, Y点；当CLK为低电平时，M3 , M4构成的正反馈结构对X, Y点之前的信号进行锁存，使输出电压信号不受输入信号影响。
CML逻辑电路有如下优势:
1)高速且低功耗。CML逻辑电路摆幅低使得对输出电容充放电速度快，高频情况下，CML结构逻辑电路功耗比静态CMOS逻辑电路功耗低。
2)共模噪声抑制性能好。 CML结构逻辑存在更稳定的尾电流偏置，不会在电路状态切换时引入电流峰刺噪声。
3）CML结构分频器的锁定范围(可动作频率范围)比ILFD分频器广。
CML结构逻辑是全差分式源极耦合逻辑(SCL)，这种电路具有良好的鲁棒性，能较好地抑制电源线或地线电位的干扰。但是，图9.9所示的CML结构D Latch具有的缺点是分频器的输出信号会沿着MS与M6的漏端与栅端直接的寄生电容反馈到CLK与CLKB端，即反馈到了压控振荡器的输出端，对于压控振荡器来说，就是产生了杂散，这样会恶化振荡器的相位噪声。
为了克服上述的缺陷，本文在图9.9的基础上设计了最简单的带杂散抑制功能的D Latch，电路图如图9.10所示。



图9.10 带杂散抑制功能CML D Latch电路图

增加的杂散抑制单元能够增加分频器的输出与输入的隔离度，减小分频器输出信号耦合到分频器的输入端，减小信号泄露，降低了分频器输出信号在输入信号端的形成的杂散，这有益于降低振荡器的相位噪声。

（请勿转载，谢谢！）

你改进型cp还是没有解决了充放电电流不匹配。

同学自己写的吗，整理的挺全挺好的